Обзор микроархитектур современных десктопных процессоров. Часть 3: организация кэшей данных, внешние интерфейсы процессора, эволюция и ближайшие перспективы развития

Все рассматриваемые процессоры имеют отдельные кэши 1-го уровня (L1-кэши) для инструкций и данных, и общий кэш 2-го уровня (L2-кэш) увеличенного размера. Кэши инструкций различаются по своей организации: в процессорах Intel P-III, P-M, P-M2, P8 и IBM PPC970 в них хранятся исходные машинные инструкции в неизменённом виде, в процессорах AMD K8 — исходные инструкции вместе с информацией об их разметке (предекодировании), а в процессоре Intel P-4 — полностью декодированные микрооперации (МОПы), организованные в виде трасс. Общее описание устройства кэшей инструкций было дано выше, в соответствующем разделе. Организация кэшей данных 1-го уровня в целом соответствует организации классического кэша инструкций. Например, в процессорах P-M, P-M2 и P8 общая структура кэшей инструкций и данных полностью совпадает: размер составляет 32 Кбайт, уровень ассоциативности — 8, размер блока — 64 байта. Также совпадает структура кэшей в процессоре K8: размер — 64 Кбайт, ассоциативность — 2, блок — 64 байта. Как видим, в процессоре K8 кэши имеют вдвое больший размер, но весьма малый уровень ассоциативности, а связи с чем могут возникать конфликты по алиасингу и снижаться их эффективная вместимость.